Imec demonstrates significant performance gains utilizing backside 3D SOC interconnects

;Van Der Plas, Geert ;Beyne, Eric
Référence Semiconductor silicon, 43, 1, page (22-25)
Publication Publié, 2022-03-18

Article révisé par les pairs

Thermal analysis of 3D functional partitioning for high-performance systems
par Oprins, Herman , Milojevic, Dragomir , Van Der Plas, Geert , Beyne, Eric
Publication 2021-11-01
3D SoC integration, beyond 2.5D chiplets
par Beyne, Eric , Milojevic, Dragomir , Van Der Plas, Geert , Beyer, Gerald
Publication 2021-11-01
Fine-pitch 3D system integration and advanced CMOS nodes: Technology and system design perspective
par Milojevic, Dragomir , Sisto, Giuliano , Van Der Plas, Geert , Beyne, Eric
Publication 2021-08-01
Impact of gate-level clustering on automated system partitioning of 3D-ICs
par Delhaye, Quentin , Beyne, Eric , Goossens, Joël , Van Der Plas, Gert , Milojevic, Dragomir
Publication 2023-09
Design and Sign-off Methodologies for Wafer-To-Wafer Bonded 3D-ICs at Advanced Nodes (invited)
par Sisto, Giuliano , Chen, Rongmei , Chou, Richard , Van Der Plas, Geert , Beyne, Eric , Metcalfe, Rod , Milojevic, Dragomir
Publication 2021-11-01

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