Imec demonstrates significant performance gains utilizing backside 3D SOC interconnects

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;Van Der Plas, Geert ;Beyne, Eric
Référence Semiconductor silicon, 43, 1, page (22-25)
Publication Publié, 2022-03-18

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Design enablement and system level characterization of sub-2nm CMOS technology nodes and 3D multi-die package integration
par Naeim, Mohamed
Publication Ecole polytechnique de Bruxelles – Electricien, Bruxelles, Université libre de Bruxelles, 2025-08-28
3D SoC integration, beyond 2.5D chiplets
par Beyne, Eric , Milojevic, Dragomir , Van Der Plas, Geert , Beyer, Gerald
Publication 2021-11-01
Thermal analysis of 3D functional partitioning for high-performance systems
par Oprins, Herman , Milojevic, Dragomir , Van Der Plas, Geert , Beyne, Eric
Publication 2021-11-01
Fine-pitch 3D system integration and advanced CMOS nodes: Technology and system design perspective
par Milojevic, Dragomir , Sisto, Giuliano , Van Der Plas, Geert , Beyne, Eric
Publication 2021-08-01
Impact of gate-level clustering on automated system partitioning of 3D-ICs
par Delhaye, Quentin , Beyne, Eric , Goossens, Joël , Van Der Plas, Gert , Milojevic, Dragomir
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