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3D Partitioning with Pipeline Optimization for Low-Latency Memory Access in Many-Core SoCs

par Das, Sudipta;Riedel, Samuel;Bertuletti, Marco;Benini, Luca LB;Brunion, Moritz;Ryckaert, Julien;Myers, James;Biswas, Dwaipayan;Milojevic, Dragomir
Référence Proceedings - IEEE International Symposium on Circuits and Systems
Publication Publié, 2024-07-02

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Titre:	3D Partitioning with Pipeline Optimization for Low-Latency Memory Access in Many-Core SoCs
Auteur:	Das, Sudipta; Riedel, Samuel; Bertuletti, Marco; Benini, Luca LB; Brunion, Moritz; Ryckaert, Julien; Myers, James; Biswas, Dwaipayan; Milojevic, Dragomir
Informations sur la publication:	Proceedings - IEEE International Symposium on Circuits and Systems
Statut de publication:	Publié, 2024-07-02
Sujet CREF:	Physique de l'état solide
	Métallurgie
	Electronique et électrotechnique
Mots-clés:	3D partitioning
	3D-IC
	interconnect architecture
	logic-on-logic
	memory-on-logic
	STCO
	system architecture
Note générale:	SCOPUS: cp.p
Langue:	Anglais
Identificateurs:	urn:issn:0271-4310
	info:doi/10.1109/ISCAS58744.2024.10558687
	info:scp/85198560584