par Sisto, Giuliano 
Président du jury Quitin, François
Promoteur Milojevic, Dragomir
Publication Non publié, 2022-06-22
Président du jury Quitin, François
Promoteur Milojevic, Dragomir
Publication Non publié, 2022-06-22
Thèse de doctorat
| Résumé : | Ever since their invention in 1959, integrated circuits (IC) have become an essential part of all modern electronic systems, whose backbone is represented by the CMOS device. Gordon Moore famously predicted in 1975 that the amount of these devices in a circuit doubles approximately every two years for two reasons: device size shrinking and chip area increase. For decades, CMOS scaling met the expectations with each generation showing great improvement over the previous one. However, the trend is now changing. In recent years, extremely small device sizes have introduced new technological and physical limitations. As a result, CMOS scaling is nowadays a lot slower than it used to be. The Design-Technology Co-Optimization approach aims at tackling these scaling barriers issues by intensifying the link between technology process and design. The main goal is to enable performance improvement at a higher level while keeping process costs as low as possible at the device level. Going forward, the interaction between technology and design is bound to become even more relevant, extending to the system level. To maximize these benefits, it is important to re-think some historical design staples, such as local and global interconnects, where currently most of the benefits appear only when considering the full system. Therefore, a transition from design to system-technology co-optimization represents a natural evolution step in the scaling roadmap. The work presented in this dissertation is driven by two main objectives: (i) enable equivalent CMOS scaling below the 3nm threshold through design-technology co-optimization,(ii) by leveraging the developed boosters, lay the foundation for system-technology co-optimization and propose a complete design flow to explore the potential of fine-grained 3D integration. For both targets, the goal is to build design methodologies for the enablement of block and system-level scaling boosters. In view of that, the content is structured by separating the sections on methods for electronic design automation from the experimental results, for each technology studied. Several co-optimization strategies have been analyzed to achieve power, performance, and area improvements on the conventional 2D design. Additionally, this research specifically incorporates all the scaling boosters in the development of a full design and signoff flow for 3D ICs. |
| Depuis leur invention en 1959, les circuits intégrés (CI) occupent un rôle essentiel dans les systèmes électroniques modernes dont les bases reposent sur le dispositif CMOS. Par sa célèbre loi éponyme, Gordon Moore prédisait en 1975 que le nombre ces dispositif par CI doublerait approximativement tous les deux ans et ce pour deux raisons: le rétrécissement des dispositifs CMOS et l’accroissement de l’aire de substrat utilisable. Pendant des décennies, cette loi fut vérifiée, chaque génération manifestant de grandes améliorations par rapport la précédente. Cette tendance est désormais remise en cause. Ces dernières années, le développement des dispositifs CMOS se heurte à de nouvelle limites technologiques et physiques d‘échelle, ralentissant significativement sa progression. L'approche Design Technology Co-Optimization (DTCO) vise à adresser ces limites d'échelle en intensifiant le lien entre les procédés technologiques et la conception des CI, le but principal étant de permettre un accroissement des performance à un niveau élevé de conception tout en minimisant aux maximum les cout relatifs aux dispositifs.Il est certain qu'à l'avenir, l'interaction entre la technologie et le design sera amenée à gagner en importance, s'étendant plus largement aux systèmes. Maximiser les bénéfices de ces approches requiert de repenser certaines pratiques de conception, telles que les interconnexions locales et globales, dont les bénéfices ne se manifestent qu'en considérant le système complet. En tant que tel, la transition d'une approche de co-optimisation conception-technologie vers une approche système-technologie représente une étape naturelle sur la feuille de route du scaling CMOS. Le travail présenté dans cette dissertation est motivé par deux objectifs: (i) permettre un scaling CMOS équivalent au-delà de la limite des 3nm par la co-optimisation du design et de la technologie, (ii) en exploitant les boosters ainsi développés, poser les fondations de la co-optimisation système-technologie et proposer un design-flow complet pour explorer le potentiel de l'intégration 3D haute-précision. Pour ces deux objectifs, le but est de mettre en place des méthodes de conception implémentant les scaling boosters d'un point de vu aussi bien bloc que système. Dans cet objectif, le contenu de cette dissertation est structurée de tel façon à séparer, pour chaque technologie étudiée, les section concernant les méthodes de conception automatisée, des résultats expérimentaux. Plusieurs stratégies de co-optimisation sont analysées pour améliorer la puissance, la performance et l'aire de designs 2D conventionnels. De plus, cette recherche incorpore tous ces booster dans le développement d'une chaine de conception et validation pour CI 3D. |
