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Evaluation of Nanosheet and Forksheet Width Modulation for Digital IC Design in the Sub-3-nm Era

par Sisto, Giuliano ;Zografos, Odysseas;Chehab, Bilal;Kakarla, N.;Xiang, Yang;Milojevic, Dragomir ;Weckx, Pieter;Hellings, Geert;Ryckaert, Julien
Référence IEEE transactions on very large scale integration (VLSI) systems, 30, 10, page (1497-1506)
Publication Publié, 2022-10-01

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Titre:	Evaluation of Nanosheet and Forksheet Width Modulation for Digital IC Design in the Sub-3-nm Era
Auteur:	Sisto, Giuliano; Zografos, Odysseas; Chehab, Bilal; Kakarla, N.; Xiang, Yang; Milojevic, Dragomir; Weckx, Pieter; Hellings, Geert; Ryckaert, Julien
Informations sur la publication:	IEEE transactions on very large scale integration (VLSI) systems, 30, 10, page (1497-1506)
Statut de publication:	Publié, 2022-10-01
Sujet CREF:	Technologie informatique hardware
	Informatique appliquée logiciel
	Electronique et électrotechnique
Mots-clés:	Advanced sub-3-nm nodes design
	CMOS scaling
	design-technology co-optimization (DTCO)
	forksheet (FS)
Note générale:	SCOPUS: ar.j
Langue:	Anglais
Identificateurs:	urn:issn:1063-8210
	info:doi/10.1109/TVLSI.2022.3190080
	info:scp/85135218901